PLL-LMX

PLL电路

PLL电路

标签： PLL 电路

上传时间： 2013-07-31

上传用户：eeworm
PLL电路-3.8M.zip

专辑类-可编程逻辑器件相关专辑-96册-1.77G PLL电路-3.8M.zip

标签： PLL 3.8 zip 电路

上传时间： 2013-06-09

上传用户：bcjtao
锁相环PLL原理与应用.rar

锁相环PLL原理与应用教程，讲的通俗易懂

标签： PLL 锁相环

上传时间： 2013-07-12

上传用户：lijinchuan
PLL-MB1504-ASM.rar

PLL芯片MB1504编程参考（汇编）PLL芯片MB1504编程参考（汇编）PLL芯片MB1504编程参考（汇编）PLL芯片MB1504编程参考（汇编）

标签： PLL-MB 1504 ASM

上传时间： 2013-07-12

上传用户：wyaqy
基于FPGA和PLL的函数信号发生器时钟部分的实现

基于FPGA和PLL的函数信号发生器时钟部分的实现

标签： FPGA PLL 函数信号发生器时钟

上传时间： 2013-08-08

上传用户：xzt
XS128之锁相环PLL

XS128之锁相环PLL

标签： 128 PLL XS 锁相环

上传时间： 2013-12-20

上传用户：ywqaxiwang
使用时钟PLL的源同步系统时序分析

使用时钟PLL的源同步系统时序分析一）回顾源同步时序计算Setup Margin = Min Clock Etch Delay – Max Data Etch Delay – Max Delay Skew – Setup TimeHold Margin = Min Data Etch Delay – Max Clock Etch Delay + Min Delay Skew + Data Rate – Hold Time下面解释以上公式中各参数的意义：Etch Delay：与常说的飞行时间(Flight Time)意义相同，其值并不是从仿真直接得到，而是通过仿真结果的后处理得来。请看下面图示：图一为实际电路，激励源从输出端，经过互连到达接收端，传输延时如图示Rmin，Rmax，Fmin，Fmax。图二为对应输出端的测试负载电路，测试负载延时如图示Rising，Falling。通过这两组值就可以计算得到Etch Delay 的最大和最小值。

标签： PLL 时钟同步系统时序分析

上传时间： 2013-11-05

上传用户：VRMMO
Altera可重配置PLL使用手册0414-3

Altera可重配置PLL使用手册0414-3。

标签： Altera 0414 PLL 可重配置

上传时间： 2013-11-08

上传用户：秦莞尔w
可重配置PLL使用手册

本文档主要是以Altera公司的Stratix II系列的FPGA器件为例，介绍了其内嵌的增强型可重配置PLL在不同的输入时钟频率之间的动态适应，其目的是通过提供PLL的重配置功能，使得不需要对FPGA进行重新编程就可以通过软件手段完成PLL的重新配置，以重新锁定和正常工作。

标签： PLL 可重配置使用手册

上传时间： 2013-11-30

上传用户：liuqy
Altera可重配置PLL使用手册0414-3

Altera可重配置PLL使用手册0414-3。

标签： Altera 0414 PLL 可重配置

上传时间： 2013-10-17

上传用户：zhqzal1014