Verilog-<b>hdL</b>

本文用VHDL在CPLD器件上实现一种8 b数字频率计测频系统

本文用VHDL在CPLD器件上实现一种8 b数字频率计测频系统，能够用十进制数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且还能对其他多种物理量进行测量。具有体积小、可靠性高、功耗低的特点。

标签： VHDL CPLD 器件数字频率计

上传时间： 2013-12-18

上传用户：sy_jiadeyi
《Verilog HDL 语言编程》异步FIFO设计（基于Verilog)

《Verilog HDL 语言编程》异步FIFO设计（基于Verilog)

标签： Verilog FIFO HDL 语言编程

上传时间： 2016-08-30

上传用户：561596
<Verilog HDL 语言编程》 RS(204,188)译码器的设计

<Verilog HDL 语言编程》 RS(204,188)译码器的设计

标签： Verilog HDL 204 188

上传时间： 2013-11-30

上传用户：lizhen9880
《Verilog HDL语言编程》常有加法器（基于Verilog）

《Verilog HDL语言编程》常有加法器（基于Verilog）

标签： Verilog HDL 语言编程加法器

上传时间： 2013-12-18

上传用户：cjf0304
这是一个三次样条插值的.m程序输入的是一个二维数组A(Nx2) 插值方法为: S(x) = A(J) + B(J)*( x - x(J) ) + C(J)*( x - x(J) )**2 +

这是一个三次样条插值的.m程序输入的是一个二维数组A(Nx2) 插值方法为: S(x) = A(J) + B(J)*( x - x(J) ) + C(J)*( x - x(J) )**2 +D(J) * ( x - x(J) )**3 for x(J) <= x < x(J + 1)

标签： Nx2 插值三次样条二维

上传时间： 2013-12-14

上传用户：gengxiaochao
FPGA开发入门的Verilog HDL程序---流水灯,真实可用

FPGA开发入门的Verilog HDL程序---流水灯,真实可用，验证通过，工程环境为Altera Quartus

标签： Verilog FPGA HDL 程序

上传时间： 2016-09-01

上传用户：VRMMO
FPGA开发入门的Verilog HDL程序2---梁祝音乐播放,真实可用

FPGA开发入门的Verilog HDL程序2---梁祝音乐播放,真实可用，验证通过，工程环境为Altera Quartus II

标签： Verilog FPGA HDL 程序

上传时间： 2014-01-09

上传用户：Altman
（219）卷积编码的verilog hdl源代码,很有用的啊,

（219）卷积编码的verilog hdl源代码,很有用的啊,

标签： verilog 219 hdl 卷积

上传时间： 2016-09-01

上传用户：Late_Li
移位乘法器的输入为两个4位操作数a和b

移位乘法器的输入为两个4位操作数a和b，启动乘法器由stb控制，clk信号提供系统定时。乘法器的结果为8位信号result,乘法结束后置信号done为1. 乘法算法采用原码移位乘法，即对两个操作数进行逐位的移位相加，迭代4次后输出结果。具体算法： 1. 被乘数和乘数的高位补0，扩展成8位。 2. 乘法依次向右移位，并检查其最低位，如果为1，则将被乘数和部分和相加，然后将被乘数向左移位；如果为0，则仅仅将被乘数向左移位。移位时，被乘数的低端和乘数的高端均移入0. 3. 当乘数变成全0后，乘法结束。

标签： 移位乘法器位操作输入

上传时间： 2014-01-03

上传用户：星仔
Verilog HDL入门,学习的最好参考资料

Verilog HDL入门,学习的最好参考资料，可以极短的时间内学会

标签： Verilog HDL 参考资料

上传时间： 2016-09-03

上传用户：hgy9473