移位乘法器的输入为两个4位操作数a和b

5位的操作数X和Y输入后暂存在寄存器A和B中，两位的操作控制码control暂存在寄存器C中，按照control码的不同，分布实现下列操作： 00控制X+Y 01控制X-Y 10控制X and Y 11控制 X xor ...

输入两个5位数，进行ASCII码相加（有提示、警告语句）

加法器树乘法器结合了移位相加乘法器和查找表乘法器的优点。它使用的加法器数目等于操作数位数减 1 ，加法器精度为操作数位数的2倍，需要的与门数等于操作数的平方。 因此 8 位乘法器需要7个15位加法器和64个与门

输入两个两位十进制数，就可以得到他们的和，实现两个十进制书相加

8位加法树乘法器,实现两个8位二进制数相乘，采用verilog hdl

提供《数学加法（实现两位数相加） 输入两位整数》完整VHDL/FPGA/Verilog工程技术资料下载（归档大小 2 K），包含相关硬件原理图参考、开发文档或源代码工程。