Sun+Xin 源代码

PROGRAM d2r10(input,output); (* driver for routine SPARSE *) CONST n=20; TYPE glnarray = ARRAY [1..n] OF real; VAR …

module twomux(xin1,xin2,sel,xout); input [3:0] xin1,xin2; input sel; output [3:0] xout; reg[3:0] xout; always@(xin1 or xin2 o…

module up(clk1,clk2,reset,n,xin,hin,P,x1,x2,x3,x4,h,OE); input clk1,clk2,reset; input[7:0] xin; input[63:0] hin; output[16:0] …

module adder(xin1,xin2,xout); //加法器模块 input[7:0] xin1,xin2; //定义输入的x(i)和x(N-i-1) output[8:0] xout; //定义加和输出 wire cout1,co…

module mux(reset,clk2,n,xin,xout1,xout2); //x输入选择模块 input clk2,reset; //定义clk2和清零信号 input [127:0] xin; //定义从上一模块输入的x input […

module top_tp; reg clk1,clk2,reset; reg [7:0] xin; reg[63:0] hin; wire [15:0] yout; parameter DELY=100; top top1(clk1,clk2,reset,x…

module shifter_tp; //移位寄存器测试模块 reg clk1,reset; //输入时钟信号1和清零信号 reg [7:0] xin; //输入x wire [127:0] xout; //定义输出寄存器型数组 paramete…

module mux_tp; //x输入选择模块 reg reset,clk2; //输入清零和时钟信号 reg [3:0] n,nextn; //输入控制信号n reg [127:0] xin; //输入x(0)~x(15) wir…

module adder_tp; //加法器测试模块 reg [7:0] xin1,xin2; wire [8:0] xout; parameter DELY=100; adder myadder(xin1,xin2,xout); initial…

module top(clk1,clk2,reset,xin,hin,yout); input clk1,clk2,reset; input[7:0] xin; input[63:0] hin; output[15:0] yout; wire [127:0] …