mux.v

Verilog 编写的fir滤波器

module mux(reset,clk2,n,xin,xout1,xout2);  //x输入选择模块
 input clk2,reset;  //定义clk2和清零信号
 input [127:0] xin;  //定义从上一模块输入的x
 input [3:0] n;  //定义从控制器输入的n
 output [7:0] xout1,xout2;  //定义输出的x(i)和x(N-i-1)
 reg [7:0] xout1,xout2;  
 always@(negedge clk2 or negedge reset)
  begin
   if(!reset)          //清零信号来时清零
     begin
       xout1=0;
       xout2=0;
     end
   else
     begin
        case(n)            //当n=i时输出x(i)和x(N-i-1)
           0: begin
                xout1=xin[7:0];
                xout2=xin[127:120];
              end
           1: begin
                xout1=xin[15:8];
                xout2=xin[119:112];
              end
           2: begin
                xout1=xin[23:16];
                xout2=xin[111:104];
              end
           3: begin
                xout1=xin[31:24];
                xout2=xin[103:96];
              end
           4: begin
                xout1=xin[39:32];
                xout2=xin[95:88];
              end
           5:begin
                xout1=xin[47:40];
                xout2=xin[87:80];
              end
           6:begin
                xout1=xin[55:48];
                xout2=xin[79:72];
              end
           default: begin  xout1=xin[63:56];
                xout2=xin[71:64];
              end
       endcase
     end
 end
endmodule