top_tp.v

Verilog 编写的fir滤波器

module top_tp;
reg clk1,clk2,reset;
reg [7:0] xin;
reg[63:0] hin;
wire [15:0] yout;
parameter DELY=100;
top top1(clk1,clk2,reset,xin,hin,yout);
always #(DELY*5) clk1=~clk1;
always #(DELY/2) clk2=~clk2;
initial begin clk1=0; clk2=0; hin=64'b0100110011110011111111110000010111111100000000100000000000000000; xin=0; reset=1;
#DELY reset=0;
#DELY reset=1;
#(DELY*20) xin=0;
#(DELY*10)	xin=-53;
#(DELY*10)	xin=33;
#(DELY*10)	xin=-22;
#(DELY*10)	xin=-52;
#(DELY*10)	xin=-4;
#(DELY*10)	xin=6;
#(DELY*10)	xin=-18;
#(DELY*10)	xin=54;
#(DELY*10)	xin=-25;
#(DELY*10)	xin=56;
#(DELY*10)	xin=-48;
#(DELY*10)	xin=-41;
#(DELY*10)	xin=-1;
#(DELY*10)	xin=-52;
#(DELY*10)	xin=2;
#(DELY*10)	xin=-55;
#(DELY*10)	xin=24;
#(DELY*10)	xin=-19;
#(DELY*10)	xin=-7;
#(DELY*10)	xin=35;
#(DELY*10)	xin=36;
#(DELY*10)	xin=5;
#(DELY*10)	xin=-7;
#(DELY*10)	xin=39;
#(DELY*10)	xin=-60;
#(DELY*10)	xin=-56;
#(DELY*10)	xin=-33;
#(DELY*10)	xin=14;
#(DELY*10)	xin=48;
#(DELY*10)	xin=38;
#(DELY*10)	xin=-15;
#(DELY*10)	xin=-37;
#(DELY*10)	xin=35;
#(DELY*10)	xin=-22;
#(DELY*10)	xin=-14;
#(DELY*10)	xin=-11;
#(DELY*10)	xin=-29;
#(DELY*10)	xin=7;
#(DELY*10)	xin=-61;
#(DELY*10)	xin=33;
#(DELY*10)	xin=11;
#(DELY*10)	xin=-22;
#(DELY*10)	xin=-47;
#(DELY*10)	xin=63;
#(DELY*10)	xin=-28;
#(DELY*10)	xin=56;
#(DELY*10)	xin=27;
#(DELY*10)	xin=34;
#(DELY*10)	xin=23;
#(DELY*10)	xin=2;
#(DELY*10)	xin=0;
#(DELY*200) $finish;
end
initial $monitor($time,,,"clk1=%d clk2=%d reset=%d xin=%d hin=%d yout=%d",clk1,clk2,reset,xin,hin,yout);
endmodule