fpga中pll时钟实现的源代码，可实现倍频或分频
上传时间： 2016-03-08
上传用户：hongmo
本程序实现了一个数字频率计。它由一个测频控制信号发生器TESTCTL，8个有时钟的十进制计数器CNT10，一个32位锁存器REG32B组成。
上传时间： 2013-12-16
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VHDL分频器，利用分频比较错法，要实现K=324/28=8.3571428571...的分频周期为28，18个8分频和10个9分频循环，所以设一个０到２7的循环计数器，每当1、4、7、10、13、16、19、22、27时进行9分频，其他时为8分频；为使占空比尽量接近50％，需要在每一个8或9分频中设定一下输出几个时钟的0和1。
上传时间： 2013-11-29
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用vhdl实现的分频器，可产生任意对主时钟的分频，从而是实现不同频率pwm的控制
上传时间： 2016-06-01
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输入时钟20M，波特率为9600，实现串口收发功能，通过修改内部分频系数可实现其它波特率的收发
上传时间： 2014-08-14
上传用户：chongcongying
2MHz的数据时钟恢复电路，包括鉴相器、分频器及滤波器
上传时间： 2013-12-26
上传用户：电子世界
EDA实验--UART串口实验：UART 主要有由数据总线接口、控制逻辑、波特率发生器、发送部分和接收部分等组成。UART 发送器 --- 发送器每隔16 个CLK16 时钟周期输出1 位，次序遵循1位起始位、8位数据位（假定数据位为8位）、1位校验位（可选）、1位停止位。 UART 接收器 --- 串行数据帧和接收时钟是异步的，发送来的数据由逻辑1 变为逻辑0 可以视为一个数据帧的开始。接收器先要捕捉起始位，确定rxd 输入由1 到0，逻辑0 要8 个CLK16 时钟周期，才是正常的起始位，然后在每隔16 个CLK16 时钟周期采样接收数据，移位输入接收移位寄存器rsr，最后输出数据dout。还要输出一个数据接收标志信号标志数据接收完。 波特率发生器 --- UART 的接收和发送是按照相同的波特率进行收发的。波特率发生器产生的时钟频率不是波特率时钟频率，而是波特率时钟频率的16 倍，目的是为在接收时进行精确地采样，以提出异步的串行数据。 --- 根据给定的晶振时钟和要求的波特率算出波特率分频数。
上传时间： 2014-01-25
上传用户：xsnjzljj
四位计数器 计数器是数字系统中用得较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。
上传时间： 2013-12-22
上传用户：maizezhen
：高速混合PCB 的电磁兼容性设计首要解决合理安排布局布线和接地问题。分析基频和高频谐波、信号上 升或下降速率，电路的等效分布参数，传导耦合、辐射耦合和不匹配线的辐射、串音干扰等。根据板层、电源平面、 时钟电路和高频电路的布线原则进行布局布线。接地选择单点或多点接地。
上传时间： 2014-01-20
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只有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与生俱来的挑战，即跨越多个时钟域的数据移动，本文将介绍怎样在同步设计中处理异步信号
上传时间： 2016-08-22
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