三分频程序,对输入的时钟信号进行分频，在此基础上可以进行倍频和分频的转化。
上传时间： 2014-01-13
上传用户：hn891122
对输入时钟做除以8的分频和除以4的分频功能
上传时间： 2014-01-17
上传用户：kristycreasy
实现对时钟信号的技术分频，程序简单易懂，对于初学VHDL者来说，提供了一个良好的方法。
上传时间： 2013-12-26
上传用户：asddsd
VERILOG实现无分频时钟，包括测试文件，经过验证可用
上传时间： 2017-05-19
上传用户：牧羊人8920
异步FIFO是用来适配不同时钟域之间的相位差和频率飘移的重要模块。本文设计的异步FIFO采用了格雷（GRAY）变换技术和双端口RAM实现了不同时钟域之间的数据无损传输。该结构利用了GRAY变换的特点，使得整个系统可靠性高和抗干扰能力强，系统可以工作在读写时钟频率漂移达到正负300PPM的恶劣环境。并且由于采用了模块化结构，使得系统具有良好的可扩充性。
上传时间： 2017-05-27
上传用户：xinzhch
VHDL描述的时钟分频电路，用途广...
上传时间： 2013-12-15
上传用户：极客
4位可逆计数器：将50MHz的时钟进行 分频后的结果作为时钟控制，根据输入进行条件判断，再通过设置一个四位的向量将结果输出，利用数码管显示在实验板上
上传时间： 2017-06-18
上传用户：lanjisu111
VHDL语言的高频时钟分频模块。一种新的分频器实现方法。
上传时间： 2017-07-21
上传用户：cylnpy
扩频通信中对强窄带干扰进行变换域预测后系统的误码率
上传时间： 2014-11-27
上传用户：源码3
自己做的VHDL交通灯控制器；分频器、信号控制器、时钟模块；EDA； 通过了仿真、运行。时间可以设置为随意的两位数.
上传时间： 2017-08-10
上传用户：ghostparker
