实现任意小数分频的VHDL源代码,我自己写的,仿真结果是正确的,希望对大家有用!我是打算将400M的时钟分为57.344M
上传时间： 2016-03-26
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用于绘制LMF脉冲的时域波形和幅频特性；
上传时间： 2016-04-03
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技术分频器。把时钟分为奇数个，好像我做出来是个通用的。
上传时间： 2014-01-20
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74LS393和Intel8253中断应用 采用74LS393对实验箱中8MHz时钟进行分频处理，从中获得低于2MHz的时钟信号￠，并将时钟信号￠输入给Intel8253的某通道C。要求通道C的输出信号作为Intel8259的可屏蔽中断请求IRQ2，使得中央处理器每隔2秒钟中断一次，中断程序将中断次数采用二进制方式在8个发光二极管中显示出来
上传时间： 2013-12-11
上传用户：jackgao
地震系统数据分析（加速度、位移、速度）输入信号的时域分析、输入信号时频变换、输出信号的时域分析、输出信号时频变换等
上传时间： 2016-08-29
上传用户：a673761058
16c54四位LED时钟显示程序 使用4M晶振TMR0滪分频为1：16 TMRO的循环时间为4.096MS 244次为一秒
上传时间： 2013-12-04
上传用户：ggwz258
能读取/更改Nvidia显卡pll时钟信息,实现软超频的linux下源程序。
上传时间： 2014-06-28
上传用户：亚亚娟娟123
FPGA VERILOG 用DCFIFO实现 跨时钟域的数据传输，已验证，直接可用
上传时间： 2014-01-07
上传用户：jichenxi0730
alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输 ，值得学习。
标签： alteral VERILOG DCFIFO FPGA
上传时间： 2013-12-26
上传用户：lepoke
多时钟域下同步逻辑的RTL代码（包括数据同步器和控制信号万能同步器）
上传时间： 2014-01-07
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