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alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输

VHDL/FPGA/Verilog 908 K 56 次下载 2013-12-26

资源详细信息

文件格式

RAR

文件大小

908 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2013-12-26 02:04

下载统计

56 次

所需积分

2 积分

alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输 - 资源详细说明

alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输，值得学习。

alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输 - 源码文件列表

本资源包含 34 个源码文件支持在线预览，点击文件名即可查看

1

ram256x32_bb.v

2

an_dcfifo_top.qsf

3

assignment_defaults.qdf

4

an_dcfifo_top_slow_to_fast.sdc

5

an_dcfifo_top_fast_to_slow.vwf

6

rom256x32.v

7

slow_to_fast_gate.do

8

slow_to_fast_rtl.do

9

an_dcfifo_top_slow_to_fast.vt

10

modelsim.ini

11

gate_wave.do

12

fast_to_slow_gate.do

13

myrom.hex

14

an_dcfifo_top_v.sdo

15

an_dcfifo_top_fast_to_slow.vt

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