slow_to_fast_gate.do

来自「alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 」· DO 代码 · 共 18 行

DO
18 行
字号 
transcript onif {[file exists gate_work]} {	vdel -lib gate_work -all}vlib gate_workvmap work gate_workvlog -vlog01compat -work work an_dcfifo_top.vovlog -vlog01compat -work work an_dcfifo_top_slow_to_fast.vtvsim -t 1ps +transport_int_delays +transport_path_delays -L altera_ver -L stratixiii_ver -L gate_work -L work an_dcfifo_top_vlg_vec_tstdo gate_wave.doview structureview signalsrun -all

slow_to_fast_gate.do - 源码说明

本页面展示了「alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输」中的 slow_to_fast_gate.do 源码文件，采用 DO 编程语言编写，共 18 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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