💻 alteral FPGA VERILOG 利用 ROM DCFIFO 和RAM 实现高速到低速时钟域的数据传输 - 源码文件列表

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源码文件总数： 34 个
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序号
文件名
文件大小
操作
1
📄 ram256x32_bb.v
5.88 KB
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2
📄 an_dcfifo_top.qsf
3.79 KB
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3
📄 assignment_defaults.qdf
33.15 KB
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4
📄 an_dcfifo_top_slow_to_fast.sdc
3.87 KB
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5
📄 an_dcfifo_top_fast_to_slow.vwf
22.22 KB
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6
📄 rom256x32.v
6.43 KB
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7
📄 slow_to_fast_gate.do
408 B
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8
📄 slow_to_fast_rtl.do
645 B
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9
📄 an_dcfifo_top_slow_to_fast.vt
2.31 KB
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10
📄 modelsim.ini
6.12 KB
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11
📄 gate_wave.do
1 KB
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12
📄 fast_to_slow_gate.do
408 B
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13
📄 myrom.hex
5.26 KB
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14
📄 an_dcfifo_top_v.sdo
64 KB
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15
📄 an_dcfifo_top_fast_to_slow.vt
2.31 KB
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16
📄 fast_to_slow_rtl.do
645 B
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17
📄 an_dcfifo_top.vo
64 KB
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18
📄 rtl_wave.do
2.72 KB
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19
📄 myrom.hex
5.26 KB
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20
📄 ram256x32.v
7.31 KB
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21
📄 an473.pdf
0 B
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22
📄 an_dcfifo_top.qws
1.33 KB
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23
📄 an_dcfifo_top_fast_to_slow.sdc
3.87 KB
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24
📄 read_control_logic.v
1.92 KB
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25
📄 an_dcfifo_top.v
1.65 KB
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26
📄 an_dcfifo_top.eco.cdb
0 B
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27
📄 an_dcfifo_top.sld_design_entry.sci
0 B
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28
📄 an_dcfifo_top.db_info
137 B
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29
📄 an_dcfifo_top_slow_to_fast.vwf
22.26 KB
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30
📄 an_dcfifo_top.qarlog
209 B
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31
📄 write_control_logic.v
1.49 KB
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32
📄 an_dcfifo_top.qpf
917 B
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33
📄 dcfifo8x32.v
6.94 KB
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34
📄 an_dcfifo_top_assignment_defaults.qdf
32.23 KB
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