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FPGA VERILOG 用DCFIFO实现跨时钟域的数据传输

VHDL/FPGA/Verilog 1005 K 131 次下载 2014-01-07

资源详细信息

文件格式

RAR

文件大小

1005 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2014-01-07 16:51

下载统计

131 次

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2 积分

FPGA VERILOG 用DCFIFO实现跨时钟域的数据传输 - 资源详细说明

FPGA VERILOG 用DCFIFO实现跨时钟域的数据传输，已验证，直接可用

FPGA VERILOG 用DCFIFO实现跨时钟域的数据传输 - 源码文件列表

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1

asyn_fifo_modelsim.xrf

2

asyn_fifo.vo

3

asyn_fifo.sft

4

asyn_fifo_v.sdo

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