asyn_fifo.sft

来自「FPGA VERILOG 用DCFIFO实现跨时钟域的数据传输」· SFT 代码 · 共 5 行

SFT

5 行

set tool_name "ModelSim (Verilog)"
set corner_file_list {
	{{"Slow Model"} {asyn_fifo.vo asyn_fifo_v.sdo}}
}

asyn_fifo.sft - 源码说明

本页面展示了「FPGA VERILOG 用DCFIFO实现跨时钟域的数据传输」中的 asyn_fifo.sft 源码文件，采用 SFT 编程语言编写，共 5 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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