verilog实现电子时钟模块，输入60Hz时钟信号和复位，输出时分秒，共6位，每位7段输出用于驱动
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FILE
clock.qsf
2.1 KB
包内组件
2
FILE
fdiv.v
321 B
包内组件
3
FILE
clock.qpf
907 B
包内组件
4
FILE
display.v
1.1 KB
包内组件
5
FILE
delay.v
842 B
包内组件
6
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fdiv_ms.v
336 B
包内组件
7
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clk.v
770 B
包内组件
8
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clock.db_info
151 B
包内组件
9
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时钟文档.doc
27.5 KB
包内组件
10
FILE
key_press.v
934 B
包内组件
11
FILE
clock.v
8.6 KB
包内组件