VHDL产生时钟50分频程序，供初学者参考
上传时间： 2016-11-09
上传用户：watch100
可以对输入时钟任意分频(整数或小数),带Quartus II 完整项目文件.
上传时间： 2016-11-20
上传用户：妄想演绎师
主时钟为15.36MHz的带选通的8位输出分频器，可得到100Hz,120Hz,1kHz,10kHz的频率
上传时间： 2016-11-28
上传用户：lizhen9880
一种将异步时钟域转换成同步时钟域的方法，可节省资源，避免格雷码转换。
上传时间： 2016-12-07
上传用户：csgcd001
实用的任意时钟分频Verilog代码 可以任意分频的！
上传时间： 2016-12-27
上传用户：watch100
任意时钟配比的异步fifo.含有synplify ip库中的双端口ram。用于处理多时钟域问题。
上传时间： 2014-12-04
上传用户：天涯
三分之一倍频程滤波器组的算法。可以从时域进行滤波得到频谱，需要读入数据。
上传时间： 2017-02-19
上传用户：stella2015
利用计数器和分频器设计一个实时的时钟。一共需要1个模24计数器、2个模6计数器、2个模10计数器、一个生成1Hz的分频器和6个数码管解码器。最终用HEX5~HEX4显示小时（0~23），用HEX3~HEX2显示分钟（0~59），用HEX1~HEX0显示秒钟（0~59）。
上传时间： 2014-12-20
上传用户：dbs012280
如何用VHDL语言对时钟进行分频以达到计数目的
上传时间： 2013-12-23
上传用户：mpquest
clk4 时钟分频设计用于FPGA入门设计
上传时间： 2017-04-08
上传用户：qazxsw
