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VHDL/FPGA/Verilog
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VHDL语言的高频时钟分频模块。一种新的分频器实现方法。
VHDL语言的高频时钟分频模块。一种新的分频器实现方法。
VHDL/FPGA/Verilog
49 K
170 次下载
2017-07-21
资源详细信息
文件格式
RAR
文件大小
49 K
资源分类
VHDL/FPGA/Verilog
上传者
lovely19891019
发布时间
2017-07-21 20:14
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VHDL语言的高频时钟分频模块。一种新的分频器实现方法。 - 资源详细说明
VHDL语言的高频时钟分频模块。一种新的分频器实现方法。
VHDL语言的高频时钟分频模块。一种新的分频器实现方法。 - 源码文件列表
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基于fpga的高频时钟的分频和分配设计.doc
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