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VHDL/FPGA/Verilog
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用VHDL语言实现六分频
用VHDL语言实现六分频
VHDL/FPGA/Verilog
26 K
156 次下载
2015-09-19
资源详细信息
文件格式
RAR
文件大小
26 K
资源分类
VHDL/FPGA/Verilog
上传者
tiandl
发布时间
2015-09-19 00:06
下载统计
156
次
所需积分
2 积分
用VHDL语言实现六分频 - 资源详细说明
用VHDL语言实现六分频,并且已经通过编译和仿真。由此可举一反三,实现任意偶数次分频。
用VHDL语言实现六分频 - 源码文件列表
本资源包含 22 个源码文件
支持在线预览,点击文件名即可查看
1
devider.ndb
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2
devider.mmf
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3
devider.cnf
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4
devider.sym
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5
devider.hif
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6
lib.dls
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7
devider.pin
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8
u0262126.dls
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9
devider.scf
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10
devider.snf
查看源码
11
devider.vhd
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12
devider.acf
查看源码
13
devider(2).cnf
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14
devider.fit
查看源码
15
devider(4).cnf
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