VHDL分频器 - 免费下载

VHDL/FPGA/Verilog资源文件大小：2 K

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文件格式

RAR

所属分类

VHDL/FPGA/Verilog

上传用户

pipiooxx

上传时间

2013-11-29 23:49

文件大小

2 K

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推荐指数

⭐⭐⭐⭐⭐ (5/5)

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资源简介

VHDL分频器，利用分频比较错法，要实现K=324/28=8.3571428571...的分频周期为28，18个8分频和10个9分频循环，所以设一个０到２7的循环计数器，每当1、4、7、10、13、16、19、22、27时进行9分频，其他时为8分频；为使占空比尽量接近50％，需要在每一个8或9分频中设定一下输出几个时钟的0和1。

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1 📄

fenpin.vhd

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