trigger1.v

来自「ＦＰＧＡ实现数字滤波器」· Verilog 代码 · 共 20 行

module trigger1(clk2,reset,hout,pout);
    input clk2,reset;
    input[20:0] hout;
    output[20:0] pout;
    reg[20:0] pout;
   
   always @(posedge clk2 or reset)
   begin 
   if(!reset) pout=0;
   else pout=hout;
end
endmodule