mux16_2.v

来自「ＦＰＧＡ实现数字滤波器」· Verilog 代码 · 共 24 行

module mux16_2(sel,x0,x1,x2,x3,x4,x5,x6,x7,x8,x9,x10,x11,x12,x13,x14,x15,xi,xn_i_1);
    input[7:0] x0,x1,x2,x3,x4,x5,x6,x7,x8,x9,x10,x11,x12,x13,x14,x15;
    input[2:0] sel;
    output[7:0] xi,xn_i_1;
    reg[7:0] xi,xn_i_1;
    
    always @(sel or x0 or x1 or x2 or x3 or x4 or x5 or x6 or x7 or x8 or x9 or x10 or x11 or x12 or x13 or x14 or x15)
    begin    
    case(sel)
        3'b000:begin xi=x0;xn_i_1=x15;end
        3'b001:begin xi=x1;xn_i_1=x14;end
        3'b010:begin xi=x2;xn_i_1=x13;end
        3'b011:begin xi=x3;xn_i_1=x12;end
        3'b100:begin xi=x4;xn_i_1=x11;end
        3'b101:begin xi=x5;xn_i_1=x10;end
        3'b110:begin xi=x6;xn_i_1=x9;end
        3'b111:begin xi=x7;xn_i_1=x8;end
        default:begin xi=0;xn_i_1=0;end
endcase
end
endmodule