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用VHDL编写的计算器:能实现简单的加减乘除四则运算
用VHDL编写的计算器:能实现简单的加减乘除四则运算
VHDL/FPGA/Verilog
25 K
130 次下载
2013-12-09
资源详细信息
文件格式
RAR
文件大小
25 K
资源分类
VHDL/FPGA/Verilog
上传者
bt9
发布时间
2013-12-09 05:52
下载统计
130
次
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2 积分
用VHDL编写的计算器:能实现简单的加减乘除四则运算 - 资源详细说明
用VHDL编写的计算器:能实现简单的加减乘除四则运算
用VHDL编写的计算器:能实现简单的加减乘除四则运算 - 源码文件列表
本资源包含 15 个源码文件
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1
div.vhd
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2
top.ucf
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3
fadd.vhd
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4
sub.vhd
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5
add.vhd
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6
add1.vhd
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7
top.bit
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8
top.vhd
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9
key_ctrl.vhd
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10
mul2.vhd
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11
sign.vhd
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12
mul.vhd
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13
fadd4.vhd
查看源码
14
segment.vhd
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15
使用说明请参看右侧注释====〉〉.txt
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