利用2個加法器及2個乘法器加上平行化處理來實現 - 免费下载

VHDL/FPGA/Verilog资源 文件大小：21 K

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文件格式
RAR
所属分类
VHDL/FPGA/Verilog
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文件大小
21 K
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资源简介

利用2個加法器及2個乘法器加上平行化處理來實現

源码文件列表

📂 共 22 个源码文件 点击文件名可在线查看源代码

1 📄
comp_pipe_rgb.v
大小: 4.86 KB
查看源码
2 📄
compute_pipe_rgb_t.v
大小: 8.35 KB
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3 📄
compute_pipe2.v
大小: 11.2 KB
查看源码
4 📄
compute_pipe_t2.v
大小: 5.98 KB
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5 📄
compute_pipe.v
大小: 12.38 KB
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6 📄
compute_pipe_t1.v
大小: 3.64 KB
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7 📄
c.dat
大小: 865 B
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8 📄
compute_pipe_ch3t.v
大小: 8.18 KB
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9 📄
a.dat
大小: 868 B
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10 📄
b.dat
大小: 868 B
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11 📄
compute_pipe_t.v
大小: 4.87 KB
查看源码
12 📄
runcomp.f
大小: 34 B
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13 📄
compute_pipe_rgb.v
大小: 4.03 KB
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14 📄
runcompch31t.f
大小: 47 B
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15 📄
compute_pipe_ch3.v
大小: 13.26 KB
查看源码
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