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用Verilog HDL 实现时钟(时和分)

VHDL/FPGA/Verilog 245 K 146 次下载 2013-12-26

资源详细信息

文件格式

RAR

文件大小

245 K

资源分类

VHDL/FPGA/Verilog

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发布时间

2013-12-26 06:51

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146 次

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2 积分

用Verilog HDL 实现时钟(时和分) - 资源详细说明

用Verilog HDL 实现时钟(时和分)

用Verilog HDL 实现时钟(时和分) - 源码文件列表

本资源包含 60 个源码文件支持在线预览，点击文件名即可查看

1

clock.map.rpt

2

clock.asm.rpt

3

clock.fit.rpt

4

clock.fit.smsg

5

clock.pof

6

clock.dpf

7

clock.v.bak

8

clock.tan.rpt

9

clock.fit.summary

10

clock.pin

11

clock.flow.rpt

12

clock.tan.summary

13

clock.map.summary

14

clock.cdf

15

clock.eco.cdb

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