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VHDL/FPGA/Verilog
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用verilog HDL 写的时钟程序
用verilog HDL 写的时钟程序
VHDL/FPGA/Verilog
139 K
50 次下载
2017-07-11
资源详细信息
文件格式
RAR
文件大小
139 K
资源分类
VHDL/FPGA/Verilog
上传者
jxsflq
发布时间
2017-07-11 00:57
下载统计
50
次
所需积分
2 积分
用verilog HDL 写的时钟程序 - 资源详细说明
用verilog HDL 写的时钟程序,在DE2上实现了。
用verilog HDL 写的时钟程序 - 源码文件列表
本资源包含 1 个源码文件
支持在线预览,点击文件名即可查看
1
alarm.qar
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