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利用2個加法器及2個乘法器加上平行化處理來實現
利用2個加法器及2個乘法器加上平行化處理來實現
VHDL/FPGA/Verilog
21 K
56 次下载
2013-12-13
资源详细信息
文件格式
RAR
文件大小
21 K
资源分类
VHDL/FPGA/Verilog
上传者
ydyzd_2008
发布时间
2013-12-13 15:05
下载统计
56
次
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2 积分
利用2個加法器及2個乘法器加上平行化處理來實現 - 资源详细说明
利用2個加法器及2個乘法器加上平行化處理來實現
利用2個加法器及2個乘法器加上平行化處理來實現 - 源码文件列表
本资源包含 22 个源码文件
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1
comp_pipe_rgb.v
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2
compute_pipe_rgb_t.v
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3
compute_pipe2.v
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4
compute_pipe_t2.v
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5
compute_pipe.v
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6
compute_pipe_t1.v
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7
c.dat
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8
compute_pipe_ch3t.v
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9
a.dat
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10
b.dat
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11
compute_pipe_t.v
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12
runcomp.f
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13
compute_pipe_rgb.v
查看源码
14
runcompch31t.f
查看源码
15
compute_pipe_ch3.v
查看源码
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