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V 的代码
top.v
module top (
addra,
addrb,
clka,
clkb,
dina,
dinb,
douta,
doutb,
wea,
web);
input [3 : 0] addra;
input [3 : 0] addrb;
input clka;
input clkb;
input [15 : 0] dina;
input
counter.v
module counter(Clk,Reset_,CntOut);
input [0:0] Clk;
input [0:0] Reset_;
output [3:0] CntOut;
reg [3:0] CntOut;
always @(posedge Clk or negedge Reset_)
if (!Reset_
counter.v
module counter(Clk,Reset_,CntOut);
input [0:0] Clk;
input [0:0] Reset_;
output [3:0] CntOut;
reg [3:0] CntOut;
always @(posedge Clk or negedge Reset_)
if (!Reset_
top.v
module top (ipad_dll_clk_in, dll_rst, top2a_c, top2b, obuft_out,
mod_c_out, moda_data, moda_clk_pad, moda_out, modb_data,
modb_clk_pad, modb_out, modc_data, modc_clk_pad, modc_out) ;
inp
module_a.v
module module_a ( CLK_TOP, B2A_IN, TOP2A_IN, C2A_IN, MODA_DATA,
MODA_CLK, MODA_OUT, A2B_OUT, A2TOP_OBUFT_I_OUT, A2C_OUT);
input CLK_TOP ;
input B2A_IN ;
input TOP2A_IN ;
input C2A_IN ;
top.v
// Xilinx Verilog produced by program ngd2ver F.28
// Command: top.nga
// Input file: top.nga
// Output file: top.v
// Design name: top
// Xilinx: J:/eda/Xilinx
// # of Entities: 1
// Device: 2v40cs1
module_a.v
module module_a ( CLK_TOP, B2A_IN, TOP2A_IN, C2A_IN, MODA_DATA,
MODA_CLK, MODA_OUT, A2B_OUT, A2TOP_OBUFT_I_OUT, A2C_OUT);
input CLK_TOP ;
input B2A_IN ;
input TOP2A_IN ;
input C2A_IN ;
top.v
module top (ipad_dll_clk_in, dll_rst,
top2a_c, top2b,
obuft_out, mod_c_out,
moda_data, moda_clk_pad, moda_out,
modb_data, modb_clk_pad, modb_out,
modc_data, modc_clk_pad, modc
alu.v
//第二章 工程管理与设计输入 第五节 测试激励生成器 例
//Verilog 源代码
//ALU : Arithmetic Logical Unit 算术逻辑运算器
module alu(clk, a, b, opcode, outp_a, outp_s);
input clk;
input [7:0] a, b; //input signal
input [2:0] opc
alu.v
//第二章 工程管理与设计输入 第五节 测试激励生成器 例
//Verilog 源代码
//ALU : Arithmetic Logical Unit 算术逻辑运算器
module alu(clk, a, b, opcode, outp_a, outp_s);
input clk;
input [7:0] a, b; //input signal
input [2:0] opc