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V 的代码
account.v
/*信号定义：
clk： 时钟信号，本例中其频率值为1Hz；
decide： 电话局反馈回来的信号，代表话务种类，"01"表示市话，"10"表示
长话，"11"表示特话；
dispmoney： 用来显示卡内余额，其单位为角，这里假定能显示的最大数额为50元
（500角）；
disptime： 显示本次通话的时长；
write,read：当write信号下降沿到来时写卡，当话卡插入 ...
clock.v
/* 信号定义：
clk： 标准时钟信号，本例中，其频率为4Hz；
clk_1k： 产生闹铃音、报时音的时钟信号，本例中其频率为1024Hz；
mode： 功能控制信号；为0：计时功能；
为1：闹钟功能；
为2：手动校时功能；
turn： 接按键，在手动校时功能时，选择是调整小时，还是分钟；
若长时间按住该键，还可使秒信号清零，用于精确调时；
change： 接按键，手动调整时 ...
signal.v
/****************************************************************************
模块名称：Signal 文件名：signal.v
模块功能：用于产生测试信号，对所设计的EEPROM_WR模块进行测试。Signal模块
能对被测试模块产生的ack信号产生响应，发出模仿MCU的数据、地址信号
eeprom.v
/****************************************************************************
模块名称：EEPROM 文件名：eeprom.v
模块功能：用于模拟真实的EEPROM（AT24C02/4/8/16） 的随机读写的功能。对于符合
AT24C02/4/8/16 要求的scl和sda 随机读/写信号能
top.v
//顶层模块：
/****************************************************************************
模块名称：Top 文件名：top.v
模块功能：用于把产生测试信号的模块（Signal）与设计的具体模块（EEPROM_WR）
以及EEPROM虚拟模块连接起来的模块，用于全面测试。
模块说明：本
datactl.v
//?????
//--------------------------------------------------------------------
module datactl (data,in,data_ena);
output [7:0]data;
input [7:0]in;
input data_ena;
assign data = (data_ena)? in
counter.v
//?????
//------------------------------------------------------------------------------
module counter ( pc_addr, ir_addr, load, clock, rst);
output [12:0] pc_addr;
input [12:0] ir_addr;
input l
machinectl.v
//?????
//------------------------------------------------------------------------------
module machinectl( ena, fetch, rst);
output ena;
input fetch, rst;
reg ena;
always @(posedge fetch or
adr.v
//?????
//------------------------------------------------------------------------------
module adr(addr,fetch,ir_addr,pc_addr);
output [12:0] addr;
input [12:0] ir_addr, pc_addr;
input fetch;
machine.v
//----------------------------------------------------------------------------
module machine( inc_pc, load_acc, load_pc, rd,wr, load_ir,
datactl_ena, halt, clk1, zero, ena, opcode );
output inc