代码搜索结果
找到约 10,000 项符合
V 的代码
tests.v
task show_errors;
begin
$display("\n");
$display(" +--------------------+");
$display(" | Total ERRORS: %0d |", error_cnt);
$display(" +----------
timescale.v
`timescale 1ns / 10ps
timescale.v
`timescale 1ns / 10ps
lwbbuschange.v
/////////////////////////////////////////////////////////////////////
//// ////
//// LWB rev 1.2 -- BUS CHANGE FOR TWO SRAMS
lwbsram.v
/////////////////////////////////////////////////////////////////////
//// ////
//// LWB rev 1.2 -- SRAM INTERFACE
lwbdecode.v
/////////////////////////////////////////////////////////////////////
//// ////
//// LWB rev 1.2 -- Memory Address Decode
fpgatodsp.v
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 22:28:19 08/14/07
// Design Name:
// Mo
booth.v
module booth(h,b0,b1,b2,b3);
output[2:0] b0,b1,b2,b3;
input[7:0] h;
reg[2:0] b0,b1,b2,b3;
wire t;
assign t=0;
always @(h)
begin
case({h[1],h[0],t})
3'b000:b0=3'b000;
3'b001:b
dff.v
module Dff(clk,reset,D,Q);
input clk,reset;
input[18:0] D;
output[18:0] Q;
reg[18:0] Q;
reg temp;
always @(negedge reset or posedge clk)
begin
if(!reset) begin Q
control.v
module control(clk1,clk2,i,OE,reset);
parameter state_reset=9;
parameter state_spare=8;
input clk1,clk2;
output[2:0] i;
output OE;
output reset;
reg reset;
reg OE;
reg[2:0] i;
reg[3:0] state,next_stat