booth.v

来自「fpga功能实现有限字长响应FIR」· Verilog 代码 · 共 52 行

module booth(h,b0,b1,b2,b3);
output[2:0] b0,b1,b2,b3;
input[7:0] h;
reg[2:0] b0,b1,b2,b3;
wire t;
assign t=0;
always @(h)
    begin
      case({h[1],h[0],t})
        3'b000:b0=3'b000;
        3'b001:b0=3'b001;
        3'b010:b0=3'b001;
        3'b011:b0=3'b010;
        3'b100:b0=3'b110;
        3'b101:b0=3'b111;
        3'b110:b0=3'b111;
        3'b111:b0=3'b000;
     endcase
        case({h[3],h[2],h[1]})
            3'b000:b1=3'b000;
            3'b001:b1=3'b001;
            3'b010:b1=3'b001;
            3'b011:b1=3'b010;
            3'b100:b1=3'b110;
            3'b101:b1=3'b111;
            3'b110:b1=3'b111;
            3'b111:b1=3'b000;
         endcase
         case({h[5],h[4],h[3]})
            3'b000:b2=3'b000;
            3'b001:b2=3'b001;
            3'b010:b2=3'b001;
            3'b011:b2=3'b010;
            3'b100:b2=3'b110;
            3'b101:b2=3'b111;
            3'b110:b2=3'b111;
            3'b111:b2=3'b000;
         endcase
         case({h[7],h[6],h[5]})
             3'b000:b3=3'b000;
             3'b001:b3=3'b001;
             3'b010:b3=3'b001;
             3'b011:b3=3'b010;
             3'b100:b3=3'b110;
             3'b101:b3=3'b111;
             3'b110:b3=3'b111;
             3'b111:b3=3'b000;
         endcase
end        
endmodule