这是用Verilog HDL编好的2选一数据选择器 可以直接使用 没有密码
上传时间： 2014-01-25
上传用户：pkkkkp
verilog描述 23：59：59-00：00：00自减计时器 按set键，进入设置，依次是反向计时，小时，分钟，秒设置，然后有进入反向计时， 在方向计时状态，按timmer键，进入计时，在计时状态，按timmer可以暂停和计时切换， 暂停状态，按ADJ,直接清零，设置状态按timmer键或是60秒无外部输入信号，退出设置状态
上传时间： 2013-12-17
上传用户：坏坏的华仔
verilog，hdl的循环冗余码的编码解码器，里面有三个文档。
标签： verilog
上传时间： 2014-11-29
上传用户：chfanjiang
8选1数据选择器行为建模及测试Verilog代码
上传时间： 2016-06-10
上传用户：英雄
数字抢答器由主体电路与扩展电路组成。优先编码电路、锁存器、译码电路将参赛队的输入信号在显示器上输出；用控制电路和主持人开关启动报警电路，以上两部分组成主体电路。通过定时电路和译码电路将秒脉冲产生的信号在显示器上输出实现计时功能，构成扩展电路。经过布线、焊接、调试等工作后数字抢答器成形。
上传时间： 2016-06-10
上传用户：kristycreasy
CRC循环冗余检验 Verilog 编码程序
上传时间： 2013-11-26
上传用户：woshini123456
秒表计时器的verilog实现，是一个教授发表的学术论文。有点参考意义。
上传时间： 2016-07-05
上传用户：大三三
8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用来实现部分积的，每一个模块实现一个部分积的4位，因此一个部分积需要4个这个模块来实现。总共需要12个这样的模块。 4．Multiplier_full_add 这是一位的全加器，在实现部分积相加的时候，通过全加器的阵列来实现的。
标签： ultipler_quick_add booth 乘法器 测试
上传时间： 2016-07-12
上传用户：zhaiye
基于matlab中的simulink的pcm编码解码器的仿真结果
上传时间： 2013-12-27
上传用户：cazjing
用VERILOG语言实现了常用3-8译码器.
上传时间： 2014-01-19
上传用户：xg262122
