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VHDL/FPGA/Verilog
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verilog描述 23:59:59-00:00:00自减
verilog描述 23:59:59-00:00:00自减计时器 按set键
VHDL/FPGA/Verilog
3 K
81 次下载
2013-12-17
资源详细信息
文件格式
RAR
文件大小
3 K
资源分类
VHDL/FPGA/Verilog
上传者
rentianchou
发布时间
2013-12-17 08:29
下载统计
81
次
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2 积分
verilog描述 23:59:59-00:00:00自减计时器 按set键 - 资源详细说明
verilog描述 23:59:59-00:00:00自减计时器 按set键,进入设置,依次是反向计时,小时,分钟,秒设置,然后有进入反向计时, 在方向计时状态,按timmer键,进入计时,在计时状态,按timmer可以暂停和计时切换, 暂停状态,按ADJ,直接清零,设置状态按timmer键或是60秒无外部输入信号,退出设置状态
verilog描述 23:59:59-00:00:00自减计时器 按set键 - 源码文件列表
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1
minusself23to0.v
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