rega.v

来自「SAP-1的硬體描述語言(使用Verilog語言)」· Verilog 代码 · 共 11 行

module regA(Q,A,D,clk,Ea,La_);
output [7:0] Q,A;
input [7:0] D;
input clk,Ea,La_;
reg [7:0] A;
always@(posedge clk)
	if(La_==0) A<=D;
	
assign Q=Ea ? A : 8'bz;
endmodule