regb.v

来自「SAP-1的硬體描述語言(使用Verilog語言)」· Verilog 代码 · 共 10 行

module regB(B,D,clk,Lb_);
output [7:0] B;
input [7:0] D;
input clk,Lb_;
reg [7:0] B;

always@(posedge clk)
	if(Lb_==0) B<=D;
endmodule