matrix.v

来自「SAP-1的硬體描述語言(使用Verilog語言)」· Verilog 代码 · 共 22 行

module matrix(Cp,Ep,Lm_,Ce_,Li_,Ei_,La_,Ea,Su,Eu,Lb_,Lo_,T,LDA,ADD,SUB,OUT);
output Cp,Ep,Lm_,Ce_,Li_,Ei_,La_,Ea,Su,Eu,Lb_,Lo_;
input LDA,ADD,SUB,OUT;
input [6:1] T;
reg Cp,Ep,Lm_,Ce_,Li_,Ei_,La_,Ea,Su,Eu,Lb_,Lo_;
always @(T)
      begin 
		Cp=T[2]; 
		Ep=T[1]; 
		Lm_=~(T[1]|(LDA&T[4])|(ADD&T[4])|(SUB&T[4])); 
		Ce_=~(T[3]|(LDA&T[5])|(ADD&T[5])|(SUB&T[5])); 
		Li_=~T[3];
		Ei_=~((LDA&T[4])|(ADD&T[4])|(SUB&T[4])); 
		La_=~((LDA&T[5])|(ADD&T[6])|(SUB&T[6]));
		Ea=OUT&T[4]; 
		Su=SUB&T[6]; 
		Eu=(ADD&T[6])|(SUB&T[6]); 
		Lb_=~((ADD&T[5])|(SUB&T[5])); 
		Lo_=~(OUT&T[4]); 
	  end
endmodule