mar.v

来自「SAP-1的硬體描述語言(使用Verilog語言)」· Verilog 代码 · 共 11 行

module mar(q,Lm_,D,clk);
output [3:0] q;
input [3:0] D;
input Lm_,clk;
reg [3:0] q;

always@(posedge clk)
	if(Lm_==0)
		q<=D;
endmodule