ir.v

来自「SAP-1的硬體描述語言(使用Verilog語言)」· Verilog 代码 · 共 16 行

module IR(op_code,operand,D,Li_,Ei_,clk,clr);
	output [3:0] op_code,operand;
	input [7:0] D;
	input Li_,Ei_,clk,clr;
	reg [7:0] q;

	always@(posedge clk)
		if(clr==1) q<=0;
		else if(Li_==0) q<=D;
	
	assign op_code = q[7:4];
	
	assign operand = Ei_ ? 4'bz : q[3:0];

endmodule