op_decoder.v

来自「SAP-1的硬體描述語言(使用Verilog語言)」· Verilog 代码 · 共 15 行

module op_decoder(LDA,ADD,SUB,OUT,HLT,I);
output LDA,ADD,SUB,OUT,HLT;
reg LDA,ADD,SUB,OUT,HLT;
input [7:4] I;
	always@(I)
		case(I)
			4'b0000: begin LDA=1;ADD=0;SUB=0;OUT=0;HLT=0; end
			4'b0001: begin LDA=0;ADD=1;SUB=0;OUT=0;HLT=0; end
			4'b0010: begin LDA=0;ADD=0;SUB=1;OUT=0;HLT=0; end
			4'b1110: begin LDA=0;ADD=0;SUB=0;OUT=1;HLT=0; end
			4'b1111: begin LDA=0;ADD=0;SUB=0;OUT=0;HLT=1; end
			default: begin LDA=0;ADD=0;SUB=0;OUT=0;HLT=0; end
		endcase
endmodule