pc.v

来自「SAP-1的硬體描述語言(使用Verilog語言)」· Verilog 代码 · 共 11 行

module pc(q,Cp,Ep,clk,clr_);
output [3:0] q;
input Cp,Ep,clk,clr_;
reg [3:0] q_temp;

always@(posedge clk or negedge clr_)
	if(clr_==0) q_temp<=0;
	else if(Cp) q_temp<=q_temp+1;
assign q=Ep ? q_temp : 4'bz;
endmodule