ring_counter.v

来自「SAP-1的硬體描述語言(使用Verilog語言)」· Verilog 代码 · 共 9 行

module ring_counter(T,clk_,clr);
output [6:1] T;
input clk_,clr;
reg [6:1] T;
	always@(negedge clk_ or posedge clr)
		if(clr==1) T=6'b000001;
		else T<={T[5:1],T[6]};
endmodule