rom.v

SAP-1的硬體描述語言(使用Verilog語言)

module rom(out,addr,ce_);
output [7:0] out;
input [3:0] addr;
input ce_;
wire [3:0] addr;
wire [7:0] out;
reg [7:0] out_temp;

always@(addr)
	case(addr)
		0:out_temp=8'b00001001;
		1:out_temp=8'b00011010;
		2:out_temp=8'b00011011;
		3:out_temp=8'b00101100;
		4:out_temp=8'b1110xxxx;
		5:out_temp=8'b1111xxxx;
		6:out_temp=8'bxxxxxxxx;
		7:out_temp=8'bxxxxxxxx;
		8:out_temp=8'bxxxxxxxx;
		9:out_temp=8'b00010000;
		10:out_temp=8'b00010100;
		11:out_temp=8'b00011000;
		12:out_temp=8'b00100000;
		default:out_temp=8'bzzzzzzzz;
	endcase
assign out=ce_?8'hzz:out_temp;
endmodule