rom.v

来自「verilog语言写的简单八位处理器。有8个模块」· Verilog 代码 · 共 9 行

module rom(DATA,ADDR,READ,ENA);
    output[7:0] DATA;
    input [12:0] ADDR;
    input READ,ENA;
    reg[7:0] memory[13'h1fff:0];
    wire [7:0] DATA;
    assign DATA=(READ&&ENA)?memory[ADDR]:8'bzzzzzzzz;
endmodule