adr.v

来自「verilog语言写的简单八位处理器。有8个模块」· Verilog 代码 · 共 7 行

module adr(ADDR,FETCH,IR_ADDR,PC_ADDR);
    output[12:0]ADDR;
    input[12:0]IR_ADDR,PC_ADDR;
    input FETCH;
    assign ADDR=FETCH? PC_ADDR:IR_ADDR;
endmodule