datactl.v

来自「verilog语言写的简单八位处理器。有8个模块」· Verilog 代码 · 共 6 行

module datact1(DATA,IN,DATA_ENA);
    output[7:0]DATA;
    input[7:0]IN;
    input DATA_ENA;
    assign DATA=(DATA_ENA)?IN:8'bzzzz_zzzz;
endmodule