machinectl.v

来自「verilog语言写的简单八位处理器。有8个模块」· Verilog 代码 · 共 13 行

module machinectl(ENA,FETCH,RST);
    output ENA;
    input FETCH,RST;
    reg ENA;
       always@(posedge FETCH or posedge RST)
       begin
           if(RST)
           ENA<=0;
           else
              ENA<=1;
        end
endmodule