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it is a verilog code written for MAX1886 ADC interin modelsim simulator and it will synthesize in x

VHDL/FPGA/Verilog 7 K 138 次下载 2017-03-22

资源详细信息

文件格式

RAR

文件大小

7 K

资源分类

VHDL/FPGA/Verilog

上传者

发布时间

2017-03-22 20:48

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138 次

所需积分

2 积分

it is a verilog code written for MAX1886 ADC interin modelsim simulator and it will synthesize in x - 资源详细说明

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it is a verilog code written for MAX1886 ADC interin modelsim simulator and it will synthesize in x - 源码文件列表

本资源包含 6 个源码文件支持在线预览，点击文件名即可查看

1

adc_max186_sm.v

2

adc_clk_div.v

3

adc_lut.v

4

adc_bcd27seg_dec.v

5

adc_interface.v

6

adc_top.v

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