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VHDL/FPGA/Verilog
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Verilog HDL语言编写的5分频电路。采用两路时钟相逻
Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。
VHDL/FPGA/Verilog
44 K
51 次下载
2015-07-18
资源详细信息
文件格式
RAR
文件大小
44 K
资源分类
VHDL/FPGA/Verilog
上传者
5201314
发布时间
2015-07-18 20:37
下载统计
51
次
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2 积分
Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。 - 资源详细说明
Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。
Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。 - 源码文件列表
本资源包含 33 个源码文件
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1
news5f_top.ncf
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2
news5f_top_1.edf
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3
fsm_temp.xdb
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4
news5f.mpf
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5
news5f_top_0.ncf
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6
news5f_top_1.xdb
查看源码
7
spc.edf
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8
work_s5f_interface_xrtl.nlv
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9
news5f_top.v.bak
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10
news5f_top.v
查看源码
11
fsm_temp.edf
查看源码
12
fsm_temp.sum
查看源码
13
spc.xdb
查看源码
14
news5f_top_0.edf
查看源码
15
news5f_top_0.sum
查看源码
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