news5f_top.v.bak

Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。

 //实验名称	新5分频top调用
//文件名	news5f_top.v
//日期	2006-6-25

module s5f (clk, rst, clk_5f);
input clk, rst;
output clk_5f;

wire	clk_5f;
wire	clk_re;
wire 	clk_out1;
wire	   clk_out2;

assign	clk_re = ~clk;
S5F32	s5f1 (.clk(clk), .rst(rst), .clk_32(clk_out1)); 
S5F32	s5f2 (.clk(clk_re), .rst(rst), .clk_32(clk_out2)); 

assign	clk_5f = clk_out1 || clk_out2;

endmodule