采用Verilog HDL语言编写的数字频率计

提供《数字频率计 FPGA 用verilog语言编写》完整VHDL/FPGA/Verilog工程技术资料下载（归档大小 289 K），包含相关硬件原理图参考、开发文档或源代码工程。

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采用Verilog HDL语言编写的多功能数字钟，包括四个功能：时间显示与设置、秒表、闹钟、日期显示与设置，源代码对FPGA和CPLD学习者价值很高，

verilog HDL语言编写的数字秒表，仿真已经通过，可供参考

4位数字频率计的verilog HDL设计，精度比较准的

视频图像的采集，行场译码，YUV到RGB格式转换，VGA显示