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VHDL/FPGA/Verilog
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该程序实现的是n位全加器
该程序实现的是n位全加器
VHDL/FPGA/Verilog
22 K
57 次下载
2015-04-18
资源详细信息
文件格式
RAR
文件大小
22 K
资源分类
VHDL/FPGA/Verilog
上传者
dongchenxi2
发布时间
2015-04-18 20:48
下载统计
57
次
所需积分
2 积分
该程序实现的是n位全加器 - 资源详细说明
该程序实现的是n位全加器,首先用与非门实现一位全家器,最后实现n位的全加器。
该程序实现的是n位全加器 - 源码文件列表
本资源包含 30 个源码文件
支持在线预览,点击文件名即可查看
1
not_and.vhd
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2
tb_add_full_n.vhd
查看源码
3
flatsch.sxr
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4
add_full.vhd
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5
add_full_n.prj
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6
add_full_n.prd
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7
not_and.srr
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8
tb_add_full_n_srr.htm
查看源码
9
not_and.plg
查看源码
10
not_and_srr.htm
查看源码
11
tb_add_full_n.msg
查看源码
12
tb_add_full_n_toc.htm
查看源码
13
add_full_n_flink.htm
查看源码
14
not_and_flink.htm
查看源码
15
tb_add_full_n_flink.htm
查看源码
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